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日立化成/半導体デバイスの微細な回路形成を実現する「ナノセリアスラリー」の生産能力を5倍に増強

半導体デバイスの微細な回路形成を実現する
「ナノセリアスラリー」の生産能力を5倍に増強

日立化成株式会社(本社:東京都千代田区、執行役社長:丸山 寿、以下、日立化成)は、約30億円を投じ、半導体研磨材料「ナノセリアスラリー」の生産能力を、2018年夏をめどに約5倍に増強します。日立化成の「ナノセリアスラリー」は、半導体デバイスの回路形成工程で用いられる研磨材料、CMPスラリー*1の新製品で、従来品に比べて研磨時に半導体基板上に生じる傷(研磨傷)を低減できるため、こうした傷に起因する回路の欠け・断線を防ぐことができ、半導体デバイスの微細な回路形成を実現することができます。

*1
CMP(Chemical Mechanical Planarization:化学的機械研磨)とは、半導体デバイスの回路形成工程で発生した凹凸を研磨、平坦化する技術です。CMPスラリーはこの回路形成工程の研磨、平坦化に用いられる材料で、砥粒と液体で構成される材料です。

写真:従来のCMPスラリー(左)と「ナノセリアスラリー」(右)、(「ナノセリアスラリー」は従来よりも細かい砥粒を使っているため、液体の透明度が高い)
写真:従来のCMPスラリー(左)と「ナノセリアスラリー」(右)
(「ナノセリアスラリー」は従来よりも細かい砥粒を使っているため、液体の透明度が高い)

スマートフォンやタブレットPC等の高機能化に伴い、これらの製品に搭載される半導体デバイスの高密度化・微細化が進んでいます。例えば半導体ロジック*2の最小回路幅は、2017年時点で十数ナノメートルでしたが、2020年には数ナノメートル程度になると予想されます*3。半導体デバイスの回路は、数種類の絶縁層と金属層を複数回重ねることにより形成しますが、緻密な回路を形成するためには、積層時に発生する凹凸を研磨・平坦化する必要があり、この研磨・平坦化にCMPスラリーが用いられています。半導体デバイスの高密度化・微細化に伴い、回路の幅や間隔が狭くなると、研磨の際に半導体基板に傷が生じた場合、回路の欠け・断線につながることが懸念されます。そのためCMPスラリーには研磨傷を低減できる技術が求められていました。

*2
半導体デバイスのうち、計算する役割を持つ集積回路
*3
当社調べ

そこで日立化成は独自の微粒子合成技術により、粒子径が数ナノメートルの微細な砥粒を開発し、その砥粒を用いた「ナノセリアスラリー」の量産を、2013年より開始しました。日立化成の「ナノセリアスラリー」は当社従来品と比べて、半導体基板の研磨傷を10分の1程度に低減することができます。

昨今の高精細な半導体デバイスの需要増加に伴い、「ナノセリアスラリー」へのニーズが高まったことを受け、日立化成は約30億円を投じ、新たな量産設備を導入します。「ナノセリアスラリー」の製造拠点である山崎事業所(勝田)(所在地:茨城県ひたちなか市)の能力増強に加え、アジア地域の半導体メーカーのニーズに即時に対応するために、台湾の子会社であるHitachi Chemical Electronic Materials (Taiwan) Co., Ltd. (所在地:台湾台南市)で「ナノセリアスラリー」の量産を新たに開始します。これらの増強により、「ナノセリアスラリー」の生産能力は約5倍に増加します。

日立化成は今回の増強を機に、3D-NAND*4等の半導体メモリーや半導体ロジック等、今後成長が見込まれる分野に対して、「ナノセリアスラリー」の拡販をさらに進めていきます。また、今後も伸び筋製品への積極的な投資を通じて、グローバルトップシェア事業を拡大していきます。

*4
半導体デバイスのうち記憶する役割をもつ、半導体メモリーの一種です。3D-NANDはデータを記憶するセルが垂直に重なった3次元の構造を有し、従来の2次元構造のメモリーよりも大きい容量のデータを記憶することが可能です。

<ご参考:山崎事業所(勝田)とHitachi Chemical Electronic Materials (Taiwan) Co., Ltd.の
概要>

拠点名 山崎事業所(勝田)

Hitachi Chemical Electronic 
Materials (Taiwan) Co., Ltd.

所在地 茨城県ひたちなか市 台湾台南市
操業開始・設立 1968年操業開始 2012年設立
主な事業内容 CMPスラリーの製造、
リチウムイオン電池用負極材の製造
CMPスラリーの製造、
配線板用感光性フィルムの加工

<ご参考:回路形成工程の一例>

回路形成工程の一例


2018年1月30日

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